🎛️ EduController:制御理論とAI制御の教育フレームワーク
EduController: Educational Framework for Control Theory and AI Control
🔗 公式リンク | Official Links
言語 / Language | GitHub Pages 🌐 | GitHub 💻 |
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🇯🇵 Japanese | ||
🇺🇸 English |
📘 概要 | Overview
JP:
EduController は、古典制御から現代制御、さらに AI ベースの次世代型制御までを体系的に学べる、段階的かつ実践的な教材プロジェクトです。Python による制御理論の直感的理解から HDL 記述、LLM 統合設計まで幅広くサポートします。
EN:
EduController is a step-by-step, practical educational project covering classical, modern, and AI-based next-generation control. It supports learning from control theory in Python to HDL coding and LLM-integrated design.
🌐 次世代制御へ — FSM × PID × LLM
AITLフレームワークによる三層ハイブリッド制御
Hybrid Control with FSM, PID, and LLM (AITL Framework)
🧭 構成概要 | Structure Overview
系統 / Track | 内容(JP) | Overview (EN) |
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🎛️ 制御理論系 (Part 01〜05) | 古典制御、状態空間、デジタル制御、実装演習 | Classical control, state-space, digital control, practical implementation |
🤖 AI制御系 (Part 06〜08) | ニューラルネット、強化学習、データ駆動制御 | Neural networks, reinforcement learning, data-driven control |
🧠 統合・応用制御系 (Part 09〜10) | LLM統合制御、倒立振子総合制御 | LLM-integrated control, inverted pendulum control |
📚 章構成一覧 | Chapter Structure
🎛️ 制御理論系 / Classical & Modern Control
🤖 AI制御系 / AI-based Control
🧠 統合・応用制御系 / Integrated Control
🔩 実装支援ツール / Implementation Toolkit
🧭 利用フロー概要 / Usage Flow Overview
このツール群は モデル設計からRTL検証まで を一気通貫でサポートします。
Cの出所は2系統(Simulink生成C / 手書きC)を想定し、PID/FSM/LLM制御ロジックを統合してHDL化できます。
These tools provide an end-to-end flow from model design to RTL verification.
Two types of C sources are supported (C generated from Simulink / handwritten C), enabling integration of PID/FSM/LLM control logic into HDL.
- Simulink または 手書きC (matlab_tools/ など)
- Simulinkでモデルを作成して固定小数点Cを生成、または
FSM/LLM制御用の手書きC関数(ステップ関数形式)を用意。
Create a model in Simulink and generate fixed-point C code, or
prepare handwritten C step functions for FSM/LLM control.
- Simulinkでモデルを作成して固定小数点Cを生成、または
- Cコード → HDL (SoC_DesignKit_by_ChatGPT/)
- C関数(PID / FSM / LLM制御カーネル など)をテンプレートにマッピングし、
Verilog/SystemVerilog と テストベンチを自動生成。 - 複数のC機能を同一SoC内に統合可能(例:PID + FSM + LLM制御I/F)。
Map C functions (PID / FSM / LLM kernels, etc.) to templates,
and automatically generate Verilog/SystemVerilog plus testbenches.
Multiple C modules can be integrated within the same SoC (e.g., PID + FSM + LLM I/F).
- C関数(PID / FSM / LLM制御カーネル など)をテンプレートにマッピングし、
- シミュレーション & 検証
- 自動生成テストベンチで C実装とRTLの一致を確認。
- 必要に応じて合成し、FPGA/ASICフローへ展開可能。
Verify functional equivalence between C implementation and RTL using the auto-generated testbench.
Then proceed to synthesis and deployment in FPGA/ASIC flows as needed.
flowchart TB
A[Simulinkモデル / Simulink Model] --> B[Cコード(固定小数点) / C fixed-point]
A2[手書きC: FSM・LLM制御 / Handwritten C: FSM・LLM control] --> B
B --> C[SoC_DesignKit_by_ChatGPT テンプレート適用 / Template Mapping]
C --> D[RTL生成 : Verilog / SystemVerilog]
D --> E[テストベンチ検証 / Testbench & Simulation]
E --> F[FPGA・ASIC合成 / FPGA & ASIC Synthesis]
🔗 関連プロジェクト | Related Projects
👤 執筆者情報 / Author
📄 ライセンス | License
基本ライセンスは MIT とし、以下の一部ディレクトリ・教材は ハイブリッドライセンス を採用します。
The default license is MIT, but specific directories/materials use a Hybrid License.
📌 項目 / Item | ライセンス / License | 説明 / Description |
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基本 / Default | MIT License | 自由に使用・改変・再配布可能 |
ハイブリッド対象 / Hybrid Scope | Part05, Part09, Part10, matlab_tools, SoC_DesignKit_by_ChatGPT |
教材・コード・図表の性質に応じて MIT License / CC BY 4.0 / CC BY-SA 4.0 / CC BY-NC 4.0 を適用 |
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