🧪 verilog_demo/README.md

🧪 verilog_demo/README.md

このディレクトリは、AITL-Hアーキテクチャにおける
統合制御モジュール（FSM × PID × LLM）の Verilog動作検証 を行うためのテスト環境です。
This directory provides a test environment for Verilog-based functional verification of the unified control module (FSM × PID × LLM) in the AITL-H architecture.

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🧩 構成ファイル一覧

List of Files

ファイル名 / File Name	内容 / Description
fsm_core.v	Moore型FSM制御ロジック Moore-type FSM control logic
pid_controller.v	離散時間PID制御器 Discrete-time PID controller
llm_interface_stub.v	外部命令入力スタブ Stub for external LLM command input
aitl_top.v	上記3要素の統合モジュール Top module integrating the above three components
tb_aitl_top.v	テストベンチ（FSM入力・PID反応を模擬） Testbench simulating FSM inputs and PID responses

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🧪 動作検証の手順（iverilog）

How to Run Simulation (with iverilog)

以下のコマンドでコンパイルと実行が可能です：
Use the following commands to compile and run the simulation:

iverilog -o sim_tb tb_aitl_top.v aitl_top.v fsm_core.v pid_controller.v
vvp sim_tb

波形出力を含む場合：
To view waveform output:

gtkwave aitl_top.vcd

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💬 $display 出力例

Sample $display Output

実行時のコンソール出力例：
Example console output during simulation:

=== AITL Unified Test Start ===
FSM=01, PID_OUT=132
FSM=10, PID_OUT=98
FSM=00, PID_OUT=142
=== AITL Unified Test Done ===

FSM状態とPID出力が段階的に変化することが確認できます。
You can observe stepwise transitions in FSM states and PID outputs.

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📚 参考リンク

Related Links

• ../auto_generator/：YAML→Cコード→Verilog変換の自動設計フロー
  Automatic design flow from YAML → C code → Verilog

• ../logic_templates/：Verilog雛形・ChatGPT用プロンプトテンプレート集
  Verilog templates and prompt collections for ChatGPT usage

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📜 ライセンス

License

MIT License
技術者・研究者・教育者による自由利用・拡張を歓迎します。
Freely available and extensible for engineers, researchers, and educators.

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